Francia
Cet ouvrage présente la conception et l'analyse des performances d'architectures d'additionneurs à faible consommation destinées aux systèmes VLSI CMOS à échelle submicronique profonde. Il se concentre sur la mise en œuvre au niveau des transistors des architectures d'additionneurs à propagation de retenue (RCA) et d'additionneurs à sélection de retenue à blocs variables (CSLA) en CMOS 90 nm à l'aide des outils Cadence Virtuoso et Spectre. L'ouvrage examine des configurations à 4, 8, 16 et 32 bits, en mettant particulièrement l'accent sur les compromis entre le délai de propagation, la puissance dynamique, la puissance de fuite, le produit puissance-délai (PDP) et la complexité matérielle. Une gestion de l'alimentation (power gating) basée sur la technologie MTCMOS, utilisant des transistors de veille PMOS, est intégrée pour réduire les fuites en mode veille, tandis que le dimensionnement des transistors de veille est étudié afin de trouver un équilibre entre la réduction des fuites et la surcrépitation due au délai. Les résultats comparatifs démontrent que le RCA offre une complexité matérielle et une consommation d'énergie moindres, tandis que le CSLA offre une vitesse supérieure. Ces travaux apportent des éclairages pratiques sur la conception de circuits arithmétiques économes en énergie pour les applications VLSI à faible consommation.
