Portugál
Em vez de utilizar tecnologias convencionais de conceção de contadores, é necessário um circuito lógico de decisão para gerar estados de contagem previsíveis. A fim de atingir uma elevada frequência de funcionamento, é apresentado um contador paralelo de alta velocidade. No nosso trabalho, a frequência de funcionamento do contador é variada através da utilização de uma arquitetura de contador paralelo composta por flip-flops baseados em portas de transmissão. A velocidade de funcionamento é melhorada através da redução do atraso do caminho crítico e o baixo consumo de energia deve-se a um número menor de ligações. O contador pode ser utilizado como um circuito divisor de frequência. Cada flip-flop divide a frequência do relógio de entrada por dois. Para a geração de diferentes frequências de relógio, são concebidas diferentes estruturas de contador. A redução do número de transístores diminuirá o número de interligações. A utilização de portas de transmissão também reduz o número de capacitâncias parasitas e o comprimento das interligações, o que, por sua vez, reduz o atraso nas interligações e a dissipação de potência. Neste trabalho, a estrutura do contador é composta por três módulos lógicos CMOS simples.
